// 3612fca4
// Ver: Structural Verilog Compiler v0.99g (w)1998 BSI

library testlib;


module badd(co, sum, a,b,ci);
output co,sum;
input a,b,ci;
xor #1 (sum,a^b,ci);
or #2 (co,a&b,b&ci,a&ci);
endmodule