// 3612fca4
// Ver: Structural Verilog Compiler v0.99g (w)1998 BSI

library testlib;


 
module mux1(o,i,m,ck); 
input i,m,ck; 
output o; 
 
and#1(t1,m,i);
not#1(t4,m);
and#1(t2,t4,o);
or#1(t3,t1,t2);
dff ga(o,ck,t3);
endmodule