// 3612fca4
// Ver: Structural Verilog Compiler v0.99g (w)1998 BSI

library testlib;


module subtractor168(z, o, i1, i2);
output z;
output [15:0] o;
input [15:0] i1;
input [7:0] i2;
wire [1:16]zer,c;
assign z=zer[16];
bsub b[0:15](c[1:16],o[0:15],i1[0:15],{i2[0:7],8'h00},{1'b1,c[1:15]},
zer[1:16],{1'b1,zer[1:15]});
endmodule